이진 코드 10 진수 2 진수 옵션

Binary-Coded-Decimal to Binary DTB 및 Binary Coded Decimal BTD 명령에 대한 2 진수는 주소 및 실행 AX 칩에 의해 실행되며, 10 진수는 10 진수로, 2 진수는 10 진수로, 2 진수는 2 진수로 변환됩니다. 숫자 DN 칩 및 캐시 DTB 명령어의 경우 DN 칩은 캐시에서 변환 할 피연산자를 수신하고 부호를 저장하며 변환 레지스터에 저장합니다. 비트가 변환되면 송신 준비 신호는 다음과 같습니다. COMTO 버스에서 COMTO 버스에서 Ready-to-Receive 명령을 사용하여 전송하면 AX 칩은 비트를 받아들이고 DN 칩은 결과 비트가 생성 될 때까지 다음 비트를 생성합니다. 변환 할 피연산자가 음수이면 DN 칩은 첫 번째 1 이후의 각 나머지 비트를 반전하여 2 개의 s - 보수 결과를 얻습니다. 두 경우의 결과가 캐시로 전송됩니다. BTD 명령어의 경우 AX 칩은 캐시에서 변환 할 피연산자를 수신하고 부호 비트 DN 칩에 연결 한 다음 b 전송 준비 완료 및 준비 완료 - 수신 가능 신호가 생성 될 때 피연산자의 결과 피연산자가 변환 레지스터로 전송됩니다. 피연산자가 음수이면 모든 비트가 반전되고 1이 추가되어 중앙 처리 장치 CPU는 10 진수 숫자 명령을 실행하기위한 10 진수 DN 장치, 부동 소수점 명령을 실행하는 부동 소수점 FP1N, 부동 소수점 명령을 실행하는 부동 소수점 FP1N, 복수의 상기 CPU 유닛에 대한 클록 펄스를 생성하기위한 클록 유닛과, 주소를 생성하는 수단 및 명령을 실행하기 위해 상기 CPU 유닛에 의해 요구되는 제어 신호를 포함하는 어드레스 및 실행 AX 유닛을 포함하고, 상기 각각의 상기 DN , FP 및 AX 유닛은 단일의 초대형 집적 VLSI 칩 상에 구현된다. 버스는 명령, 피연산자, 클럭 pu를 나타내는 신호를 전송하기 위해 CPU의 유닛을 상호 연결하는 것을 의미한다 상기 유닛 들간의 제어 신호들을 상기 AX 유닛은 상기 캐시 유닛으로부터 명령을 인출하는 수단, 실행중인 상기 CPU 유닛들의 동작을 제어하기위한 제어 신호들을 생성하기 위해 상기 명령을 디코딩하는 수단, 상기 AX 유닛은 실행중인 상기 명령을 실행하기 위해 상기 CPU의 유닛들에 의해 요구되는 제어 신호들을 상기 버스를 통해 전송하는 수단을 더 포함하며, 상기 AX 유닛은 상기 피연산자의 비트들을 일시적으로 저장하는 AX 변환 레지스터 수단을 더 포함하며, 상기 AX 유닛으로부터 수신 된 제어 신호를 상기 버스 수단에 저장하는 수단을 포함하는 오퍼랜드의 비트를 일시적으로 저장하는 DN 변환 레지스터 수단과 상기 DN 변환에 저장된 주어진 2 진화 10 진수 피연산자를 변환하는 2 진화 10 진수 2 진수 변환 수단 DN 단위의 레지스터 수단을 주어진 바이너리 피연산자와 클록 펄스 당 1 비트의 비율로 앤트 피연산자는 동일한 수치 값을 가지며, 2 진화 10 진수 피연산자를 결과 이진 피연산자로 변환하라는 명령의 수신에 응답하여 AX 유닛의 명령을 디코딩하는 수단, DN 유닛이 상기 주어진 피연산자를 상기 DN 변환 레지스터 수단에 저장하기 위해 상기 AX 유닛에 의해 생성 된 제어 신호를 상기 DN 유닛으로 하여금 상기 주어진 피연산자의 비트를 1 클록 비트 당 1 비트의 비율로 주어진 피연산자의 비트를 결과 피연산자의 비트로 변환하는 이진수로 이진수로 이진수 변환 된 이진수로 변환하는 수단과, DN과 AX 사이에 교환 된 제어 신호를 생성하여 상기 결과로 나오는 피연산자의 비트를 AX 상기 AX 유닛은 상기 AX 변환 레지스터로부터 결과 피연산자를 전송하기위한 제어 신호를 생성하는 제어 신호를 발생시키는 것을 특징으로하는 방법. 제 1 항에있어서, 상기 DN 유닛은 주어진 네거티브 2 진화 10 진수의 피연산자를 2의 보수 표기법의 결과 피연산자로 변환하기위한 회로 수단을 포함하는 중앙 처리 장치. 중앙 처리 유닛 (CP)은 10 진수 숫자 명령을 실행하기위한 10 진수 DN 유닛을 포함한다. 부동 소수점 10 진 수치 명령을 실행하기위한 부동 소수점 FP 유닛, 명령을 저장하기위한 캐시 유닛 상기 CPU 유닛에 클록 펄스를인가하기위한 클록 유닛과, 어드레스를 생성하는 수단 및 상기 CPU 유닛에 의해 실행되는데 필요한 제어 신호를 포함하는 어드레스 및 실행 AX 유닛을 포함하는, 어드레스 가능한 위치들에있는 복수의 비트들로 이루어진 피연산자 상기 DN, FP 및 AX 유닛 각각의 명령은 단일의 초대형 집적 된 VLSI 칩 상에 구현 됨 - 버스는 CPU (f)의 유닛들 상기 유닛들간에 명령들, 피연산자들, 클럭 펄스들 및 제어 신호들을 나타내는 신호들을 전송하는 단계를 포함한다. 상기 AX 유닛은 상기 캐시 유닛으로부터 명령을 페치하기위한 수단, 상기 명령, 이후 실행중인 명령을 디코딩하여 제어하기위한 제어 신호들을 생성하는 수단 상기 AX 유닛은 실행중인 상기 명령을 실행하기 위해 상기 CPU의 유닛들에 의해 요구되는 제어 신호들을 상기 버스 수단을 통해 전송하는 수단을 더 포함하며, 상기 AX 유닛은 상기 명령을 실행하기 위해 일시적으로 피연산자의 비트를 일시적으로 저장하는 DN 변환 레지스터 수단과, 주어진 값을 임시 저장하는 2 진수 - 2 진화 10 진 변환 수단을 포함하며, 상기 DN 유닛은 상기 버스 수단을 통해 상기 AX 유닛으로부터 수신 된 제어 신호를 저장하는 수단을 포함한다. AX 변환 레지스터에 저장된 이진 피연산자는 결과의 이진 코드 10 진수 피연산자를 하나의 비율로 의미합니다 주어진 2 진 피연산자를 결과적인 2 진화 10 진수 피연산자로 변환하기위한 명령의 수신에 응답하여 AX 유닛의 명령을 디코딩하는 수단; 상기 AX 유닛으로 하여금 상기 캐시 유닛으로부터 상기 주어진 이진 피연산자의 비트들을 페치하고 상기 AX 변환 레지스터 수단에 상기 주어진 피연산자의 비트들을 저장하게하는 제어 신호들 및 상기 AX 유닛이 상기 AX의 상기 비트들을 AX 유닛에 저장된 주어진 피연산자의 변환 레지스터 수단은 DN 유닛 s의 2 진수 - 2 진수 10 진수 변환 수단을 의미한다. AX 유닛으로부터 수신 된 제어 신호에 응답하여 DN 유닛은 DN 유닛 AX 유닛 변환 레지스터는 최상위 비트부터 시작하여 클럭주기 당 1 비트의 비율로, AX 유닛에서 DN 유닛에 의해 수신 된 주어진 피연산자의 비트가 주어진 2 진 피연산자를 클록주기 당 1 비트의 비율로 결과 이진 코드화 10 진수 피연산자로 변환하고 결과 피연산자의 비트를 DN 변환 레지스터 수단에 저장하는 SN 단위 s의 이진수 2 진수 변환 수단; 제 3 항에있어서, 상기 DN 유닛은 주어진 네가티브 이진 피연산자를 상기 피연산자의 결과 피연산자로 변환하는 회로 수단을 포함하는 중앙 처리 장치. 결과 피연산자의 비트 이전의 2의 보수 표기는 DN 유닛의 변환 레지스터 수단에 저장된다. 이것은 1990 년 6 월 20 일자로 출원 된 계류중인 출원 번호 제 07 541,229 호의 계속 출원이다. 본 발명은 정보 처리 시스템에 관한 것으로서, 더욱 상세하게는 매우 큰 규모의 집적 VLSI 중앙 처리 장치에서 수행되는 BCD 대 2 진 및 2 진 대 BCD 변환 프로세스 본 발명의 정보. 정보는 여러 바이너리 형태로 데이터 처리 시스템에 저장되고 조작된다. 가장 일반적으로 직선 바이너리는 각각의 디지트에서 그 위치에서 2의 거듭 제곱인지 여부를 나타내는 일련의 1과 0이다 표현 된 숫자와 이진 코드 십진수 BCD의 구성 요소입니다. 4 자리의 2 진수로 구성된 하나 이상의 그룹입니다. 각 그룹은 십진수를 나타내며 따라서 합법적 인 그룹은 0을 나타내는 0000부터 100을 나타내는 1001까지 확장됩니다. 다양한 연산을 수행하거나 연산을 수행하기위한 준비에서 바이너리와 BCD 사이의 변환을 수행하며, 변환 자체를 수행하기위한 수많은 알고리즘 및 절차는 당 업계에 잘 알려져있다. 정보 처리 시스템의 중앙 처리 장치가 전력 및 속도가 증가함에 따라, 그에 상응하여 그들의 통합 수준을 높이고 결과적으로 그 크기를 크게 줄이는 것이 필수적이며 유용하며, e 중앙 처리 장치는 단일 VLSI 칩에 구현되었습니다. 그러나 가장 강력한 메인 프레임 중앙 처리 장치는 복잡성 때문에 일반적으로 단일 인쇄 회로 기판에 배치 될 수있는 여러 개의 VLSI 칩을 사용합니다. 이전에 언급했듯이, 바이너리와 BCD 번호 간의 변환은 수년 동안 메인 프레임 컴퓨터의 특징이었으며 밀도가 낮은 통합을 사용하는 이전의 중앙 처리 장치에서 이러한 변환 기능을 효과적으로 구현하는 것이 VLSI 중앙 처리로 간단하게 복사 될 수 있다고 생각할 수 있습니다 그러나, 단일의 인쇄 회로 기판 중앙 처리 장치에서, 몇몇 VLSI 칩들 사이의 컴퓨팅 부담의 분할은 종종 컴퓨팅 부하의 분배와 일치하지 않기 때문에 그러한 경우가 반드시 필요한 것은 아니라는 것이 밝혀졌다 이전보다 덜 조밀하게 통합 된 중앙 처리 장치의 여러 논리 블록들 그러므로, 이러한 작업을 단일 인쇄 배선 기판 중앙 처리 장치로 구현하기 위해 명백하게 데이터 변환과 같은 명백한 컴퓨팅 연산조차도 재개발 및 변환하는 것이 필요하게되고, 본 발명이 지향하는 VLSI 환경에서의 이러한 변환 동작의 구현에 이른다 따라서, 본 발명의 광범위한 목적은 BCD와 2 진 데이터 포맷 사이에서 데이터 변환을 수행하기위한 개선 된 프로세스를 제공하는 것이다. 본 발명의보다 구체적인 목적은 특히 개선 된 데이터 변환 프로세스를 제공하는 것이다. VLSI 중앙 처리 장치 내의 애플리케이션에 적합하다. 컴퓨팅 부담이 혁신적인 방식으로 분배되는 복수의 VLSI 칩을 사용하는 중앙 처리 장치에서 이러한 개선 된 데이터 변환 프로세스를 제공하는 것이보다 더 구체적인 목적이다. 요약 간단히, 본 발명의 이들 및 다른 목적은 주소와 실행 사이의 상호 작용에 의해 달성 AX VLSI 칩, 십진수 DN VLSI 칩 및 메모리 일반적으로 이진 코드화 - 십진수 - 이진 DTB 및 이진수 - 이진 코드 - 십진수 BTD 확장 명령 세트 EIS 유형을 수행하는 데있어 캐시 메모리 DTB 명령의 경우 AX 칩에서 제공하는 제어 신호에 따라 DN 칩이 캐시 장치에서 변환 할 Binary-Coded-Decimal BCD 피연산자를받습니다. DN 칩이 제거되어 부호가 저장되고로드됩니다. 피연산자를 오른쪽 정렬 된 DN 변환 레지스터로 변환 변환 된 비트가 생성되면 AXT와 DN 칩을 연결하는 COMFROM 버스에서 보내기 준비 명령이 전송됩니다. COMTO 버스에 배치 된 수신 준비 명령과 겹칩니다 또한 AX 칩과 DN 칩을 연결하여 AX 칩이 비트를 받아들이도록하고 DN 칩이 다음 비트를 생성하도록합니다. 따라서 클럭 사이클 당 1 비트의 변환 속도를 유지할 수 있습니다. 피연산자가 음수이면 DN 칩은 나머지를 반전하다 첫 번째 비트가 2 개의 s - 보수 결과를 얻기 위해 전송 된 후 또는 2 개의 s - 보수 표기 비트의 결과가 AX 칩으로 최하위부터 최상위까지 전송되고 전송 된 마지막 비트가 다음과 같이 표시됩니다. DN 칩이 종료되고 AX 칩이 명령을 완료하도록합니다. 변환 된 결과는 결과 버스를 통해 AX 칩에서 캐시 장치로 전송됩니다. BT 칩의 경우 AX 칩은 캐시 장치에서 변환 할 피연산자를받습니다 한 번에 1 비트를 DNT 칩으로 전송합니다. 가장 중요한 비트는 COMTO 버스의 부호이며 Ready to Send 명령과 함께 사용됩니다. DN 칩이 COMFROM 버스에서 Ready-to-Receive 신호를 보내면 비트는 DN 칩으로 전송되어 변환 프로세스로 들어가고 다음 비트는 AX 칩에 의해 COMTO 버스에 배치됩니다. 변환되는 피연산자의 부호가 음수이면 모든 들어오는 비트가 DN으로 반전됩니다 칩 따라서 하나의 보완적인 수치 결과가 생성됩니다.,이 숫자는 DN 칩의 10 진수 덧셈기를 통과하여 하나의 진정한 2 개의 보수를 생성합니다. AX 칩이 보낸 마지막 비트는 DN 칩이 변환 변환 된 결과는 결과 버스를 통해 DN 칩으로부터 캐시 유닛으로 전송된다. 도면의 설명. 본 발명의 주제는 특히 지적되고 명세서의 결론 부분에서 명백하게 청구된다. 본 발명은 구성 및 동작 방법에 관해서는 첨부 된 청구 범위 및 첨부 도면과 관련하여 취해진 다음의 설명을 참조함으로써 가장 잘 이해 될 수있다. 도 1은 정보 처리의 중앙 시스템 구조의 매우 상위 레벨 블록도이다 도 2는도 1의 중앙 시스템 구조의 중앙 처리 장치의 일반적인 블록도로서, 중앙 처리 장치 도 3은 본 발명의 변환 명령을 포함하는 명령의 확장 명령 세트 EIS 클래스의 포맷을 도시한다. 도 4는 본 발명의 변환 명령을 포함하는 명령의 확장 명령 세트 EIS 클래스의 포맷을 도시한다. 도 5는 본 발명에 따른 BCD - 대 - 이진 데이터 변환을 수행하기위한 예시적인 장치의 논리 다이어그램 표현이며, 도 6은 이진 - 대 - BCD 데이터를 수행하기위한 예시적인 장치의 논리 다이어그램 표현이다 먼저 본 발명이 포함될 수있는 예시적인 중앙 서브 시스템 구조 CSS를 도시하는도 1을 주목한다. 시스템 제어 유닛 (SCU1)은 시스템 버스 (2)를 중앙 집중화하고 제어하며, 메모리 버스 (3)의 스케쥴링 특히, SCU (1A)는 메모리 제어, 단일 비트 오류 정정 및 이중 비트 오류 검출 B는 메모리 유닛 당 하나의 메모리 구성을 제어한다. MU 4 C는 CPU D의 캐쉬 저장 기능과 함께 중앙 처리 장치 CPU 5와 MU 사이의 64 바이트 블록 전송을 관리한다 CPU s 캐시의 수정 된 블록 또는 CPU, MU 또는 입출력 장치 IOU 6의 데이터 전송에서 발견 된 단일 비트 오류를 ​​수정하고 E는 시스템 달력 시계를 포함합니다. 시스템 버스 2는 1 - 4 개의 CPU와 1 - 4 개의 CPU를 상호 연결합니다 시스템 버스는 16 바이트 양방향 데이터 인터페이스, 양방향 주소 및 명령 인터페이스, 모든 CPU 및 IOU로 모니터링되는 SCU 상태 인터페이스, SCU와 각 SCU 사이의 적은 수의 제어 라인을 포함합니다 개별 CPU 및 IOU 데이터는 시스템 버스에서 16, 32 또는 64 바이트 그룹으로 교환되며 CPU와 MU, IOU 및 MU, 두 개의 CPU 및 CPU와 IOU간에 데이터 교환이 가능합니다. 시스템 버스 (2)는 16, 32 또는 16을 읽는다. 64 바이트. 독점력 64 바이트로 읽습니다. IOU 16, 32 또는 64 바이트에서 쓰기 .64 바이트를 스왑하는 CPU에서 쓰기. 인터럽트 및 연결 - 읽기 쓰기 레지스터. 모든 시스템 버스 작업은 주소 단계와 데이터 단계로 구성되며, 어드레스 위상은 두 머신 사이클마다 시작될 수 있습니다. 그룹 내에서 연속적인 16 바이트 데이터 전송은 연속적인 머신 사이클에서 발생할 수 있습니다. IOU 또는 CPU는 동시에 최대 두 개의 요청 데이터 페이즈를 대기 할 수 있습니다. 데이터 블록은 동일한 메모리 버스 3은 1에서 8 MU를 SCU와 상호 연결합니다. 메모리 버스는 16 바이트 양방향 데이터 인터페이스, SCU에서 모든 MU에 이르는 주소 및 명령 인터페이스와 SCU와 각 개별 MU 데이터는 16, 32 또는 64 바이트 그룹으로 메모리 버스에서 교환됩니다. 메모리 버스 3을 통한 작업은 16, 32 또는 64 바이트를 읽습니다 .16, 32 또는 64 바이트를 기록합니다. 주 메모리 최대 8 개의 MU로 구성됩니다. 9 번째 슬롯 , MU 4A는 고장시 재구성 및 수리가 용이하도록 제공 될 수 있습니다. 단일 비트 보정, 더블 비트 검출 코드가 모든 더블 워드, 즉 72 개 데이터 비트마다 8 개 코드 비트와 함께 저장됩니다. 코드는 4- 단일 칩 내의 4 비트 오류는 4 개의 서로 다른 단어에서 4 개의 단일 비트 오류로 수정됩니다. MU의 데이터는 16 바이트 4 워드 단위로 SCU에서 주소 지정됩니다. 하나의 MU 내의 모든 바이트가 연속적으로 주소 지정됩니다. 즉, 작동하는 MU 간에는 인터레이스가 없습니다 병렬로 메모리주기는 매주기마다 시작될 수 있으며 CPU에서 볼 때 메모리주기는 다른 장치와의 충돌이 없다고 가정 할 때 10 기계주기입니다. MU 4에는 160 개의 동적 임의 액세스 메모리 DRAM 회로가 포함되어 있으며 각 회로에는 n IOU (6)는 시스템 버스 (2)와 2 개의 입출력 버스 (IOB) (7) 사이의 접속을 제공하여 각각의 IOB가 단일 IOU와 인터페이스하도록한다. 따라서, IOU는 시스템 버스 e 클럭 및 유지 보수 유닛 CMU (8)는 CSS의 모든 유닛에 대한 클록 신호를 생성, 분배 및 동조시키고, 서비스 프로세서 (SP) (9)와 중앙 처리 장치 (10) 사이의 인터페이스를 제공한다. , 입력 출력 및 전원 서브 시스템을 지원하고 CSS 단위를 초기화하며 CSS 단위 내에서 감지 된 오류를 처리합니다. CSS는 2 단계 클록 시스템과 클록 1의 트레일 링 에지가 단계 1의 끝을 정의하는 래치 된 레지스터 요소를 사용합니다. 클록 2의 트레일 링 에지는 위상 2의 끝을 정의하며, 각 위상은 기계 사이클의 절반이된다. SP (9)는 원격 유지 보수 및 동작을 용이하게하기위한 통합 모뎀을 구비 한 범용 퍼스널 컴퓨터 일 수 있고, 대형 시스템은 두 개의 SP를 포함하여 고 가용성을 위해 시스템을 동적으로 재구성 할 수 있습니다. SP는 네 가지 주요 기능을 수행합니다. 초기화, 오류 로깅 또는 진단 작업 중 CSS의 모니터 및 제어. serves 시스템 부팅 동안 주 운영 시스템 콘솔로서 또는 입력 출력 서브 시스템 유지 보수 채널 어댑터 (MCA)에 대한 콘솔 및 데이터 서버로서 운영자 명령. 서버로서 원격 유지 보수 인터페이스를 제공한다. 도 2는 일반적인 블록 다이어그램이다. 도 1의 CPU (5) 중 하나 어드레스 및 실행 유닛 (AX) 유닛은 모든 어드레스 준비를 수행하고 십진법 연산, 이진 부동 소수점 및 곱셈 나누기 명령을 제외한 모든 명령을 실행하는 마이크로 프로세싱 엔진이다. 두 개의 동일한 AX 칩 (10, 10A)은 AX 칩의 구조는 아래에서보다 상세히 설명 될 것이다. 제어. 실행 또는 기본 명령, 시프트 명령, 보안 명령, 문자 조작 및 오이스 캐시 단위는 64K 바이트 16K 워드의 데이터 부분과 캐시 데이터 부분에 저장된 각 64 바이트 16 워드 블록의 주 메모리 위치를 정의하는 세트 연관 디렉토리 부분을 포함합니다. 물리적으로 캐시 단위는 10 개의 데이터 DT 칩 (11), 캐시 디렉토리 CD 칩 (12) 및 복제 디렉토리 DD 칩 (13)의 어레이를 포함한다. DT, CD 및 DD 칩 각각은 이하에서보다 상세히 설명 될 것이다. DT 칩 어레이 (11) 명령어 및 피연산자 데이터 저장. 명령어 및 피연산자 버퍼링 및 정렬. 시스템 버스 2와의 인터페이스. 그림 1.CLIMB 안전 저장소 파일. 캐시 쓰기 전략은 다음 위치에 저장됩니다. 수정 된 블록의 일부를 읽을 때 세로 패리티 오류가 감지되면 캐시는 블록을 캐시 밖으로 스왑하고, SCU가 수정하여 주 메모리에 기록합니다. 그러면 수정 된 블록이 주 메모리에서 다시 채워집니다. 캐시 디렉토리 정보의 두 복사본은 res입니다 서로 다른 논리 기능을 수행하는 DD 칩과 서로 다른 논리 기능을 수행하는 DD 칩 두 개의 디렉토리 복사본은 시스템 버스에서 캐시 내용을 병렬로 그리고 CPU로부터의 명령 피연산자 액세스와 간섭없이 심문 할 수 있으며 또한 오류 복구 기능을 제공합니다. CD 칩 12는 CPU 액세스 명령어, 피연산자 및 저장 버퍼 관리를위한 include. cache 디렉토리를 포함한다. 가상 - 실제 주소 변환 페이징 버퍼. DD 칩 13에 의해 수행되는 기능은 시스템 액세스를위한 캐시 디렉토리, 시스템 버스 제어, management. cache 디렉토리 오류 복구. 효율적인 과학 계산 기능이 부동 소수점 FP 칩 15, 15A에서 구현됩니다. 동일한 FP 칩이 모든 이진 부동 소수점 연산을 중복으로 실행합니다. 중복 된 AX 칩 10, 10A와 함께 작동하는이 칩은 다음을 수행합니다. 스칼라 또는 벡터 과학적 처리를 포함한다. FP 칩 (15A)에 의해 복제 된 FP 칩 (15)은 모든 비나 부동 소수점 곱셈 및 나눗셈 연산 12는 하나의 기계 사이클에서 72 비트 부분 곱으로 나눗셈주기 당 8 몫 비트를 나타냅니다. 15 개의 잉여 무결성 검사를 모듈로 수행합니다. FP 칩 15, 15A가 수행하는 기능에는 모든 부동 소수점 곱셈 및 나눗셈을 제외한 가수 연산. 이진 또는 16 진수 형식의 모든 지수 연산을 실행합니다. 곱셈 및 나눗셈 명령에 대한 피연산자 피연산자 및 후 처리 결과. 지시기 및 상태 제어를 제공합니다. 특수 용도의 임의 액세스 메모리 두 개 FRAM 17 및 XRAM 18이 CPU FRAM 칩 (17)은 FP 칩 (15,15A)에 부속되어 FP 제어 기억 장치 및 십진 정수 테이블 룩업으로서 기능한다. XRAM 칩 (18)은 AX 칩 (10,10A)의 부속물이고 스크래치 패드로서의 역할을 할뿐만 아니라, 안전 저장소 및 패치 기능을 제공합니다. CPU는 또한 클럭 배포 CK 칩 16을 사용합니다. DNU 칩 (14A)과 병렬 인 DN 칩 (14)은 십진수 확장 명령 세트 EIS 명령의 실행을 또한 수행한다. 또한, CMU와 CPU 사이의 인터페이스. CPU 10 진수 - 2 진 DTB, 2 진 - 십진 BTD 변환 EIS 명령어 및 AXIS 칩과 함께 이동 숫자 편집 MVNE EIS 명령어 실행 10 DN 칩은 메모리에서 피연산자를 받아 캐시를 통해 결과를 메모리로 전송합니다 유니트 11. AX, DN 및 FP 칩이 무결성 검사에 사용할 수있는 중복 결과를 얻기 위해 병렬로 작동하는 복제 유니트와 복제되었음을 이전에 언급했습니다. 유니트 쌍은 각각 AX 장치, DN 장치 및 FP로 명명됩니다 따라서, 이들 칩의 정상 동작에서 마스터 및 슬레이브 결과가 얻어진다. 마스터 결과는 마스터 결과 버스 (MRB) (20)에 배치되고, 슬레이브 결과는 온 슬레이브 결과 버스 (SRB) (21) 마스터 및 슬레이브 결과는 각각 MRB 및 SRB상에서 DT 칩의 캐시 데이터 어레이 (11)로 전달된다. 이 구성의 목적은 아래에서 더 완전하게 기술 될 것이다. 또한, COMTO 버스 (22) 및 COMFROM 버스 (23)는 아래에서보다 충분히 기술 될 특정 상호 동작을 위해 AX 유닛, DN 유닛 및 FP 유닛을 결합한다. 특정 동작을 수행 할 때 AX 칩 (11)과 DN 칩 (14) EIS 명령어의 포맷을 이해하는 것이 유용하며, 이 포맷은도 3에 도시되어있다. 이 클래스에는 24 개의 명령어가 있고 각각은 명령어와 하나 또는 두 개의 기술 어로 구성된다. EIS 명령어는 다음과 같다..P - 대체 부호 출력. T - 절단 오류 Enable. RD - 라운드 결과. CN - 문자 또는 숫자 시작. TN - 데이터 유형 즉 4- 또는 9bit. SF - 스케일 인수. 특수 기능 의 EIS 명령은 다음과 같습니다. Th 숫자 피연산자는 부호와 지수를 포함하여 1에서 63 자리까지 가능합니다 .2 데이터는 10 진수 또는 압축되지 않은 ASCII로 패킹 될 수 있으며 피연산자간에 혼합 될 수 있습니다 .3 변환 명령의 2 진 데이터는 1 ~ 8 바이트 길이가 될 수 있습니다. 4 정상적인 부호 유형은 선행 부호, 후행 사인, 후행 지수가있는 부호 및 부동 소수점 선행 부호입니다 .5 확장 사인 유형 명령의 경우 압축 해제 된 피연산자에 대해 과도한 간판이 발생할 수 있습니다 .6, 4 비트 포장 데이터는 단어 압축 해제 된 데이터 내의 8 자리 위치는 4 자리 문자 위치 중 하나에서 시작할 수 있습니다 .7 각 숫자 피연산자는 소수점 이하 부동 소수점 결과로 오버플로를 방지하기 위해 최상위 자릿수를 유지합니다. 따라서 AX 칩 제어 신호, 전송 실행될 EIS 명령의 디스크립터에 해당하는 실행 코드 및 최대 3 워드의 매개 변수를 DN 칩에 전달합니다. 포인터, 시프트 수 및 마스크가 생성되어 처리 과정을 제어합니다. 캐시 유닛에서 DN 칩으로 수신 된 명령과 결과의 실행을 위해 수신 된 피연산자 결과는 MRB 및 SRB의 캐시 장치로 다시 보내지고 표시기 및 오류는 COMFROM 버스의 AX 칩으로 전송됩니다 .4 개의 EIS 명령 DTB , BTD, MVNE 및 MVNEX는 하나의 수치 피연산자만을 가지며 AX 칩과 함께 실행된다는 점에서 특별하다. 이 때문에 이들은 칩들 사이에서 상이한 디스크립터 전송, 피연산자 시퀀스 및 제어 데이터 전송을 갖는다. 본 발명은 DTB 명령어의 경우 DN 칩은 캐시 장치에서 변환 할 Binary-Coded-Decimal BCD 번호를 포함하는 피연산자 하나만 수신합니다. DN 칩이 제거되어 부호를 저장하고 피연산자를 변환 레지스터, 오른쪽 정렬 변환 된 비트가 생성되면 COMTO 명령과 함께 COMTO 명령이 전송되고 COMTO 명령과 함께 수신 준비가되면 AX 칩이 비트를 받아들입니다. DN 칩은 다음 비트를 생성합니다. 따라서 클록 사이클 당 1 비트의 변환 속도가 유지 될 수 있습니다. 피연산자가 음수이면 DN 칩은 첫 번째 1이 전송 된 후 각 나머지 비트를 반전하여 두 개의 s - 보완 결과 또는 두 개의 s - 보충 표기법의 결과 비트가 AX 칩에 최하위부터 최상위까지 전송되고 전송 된 마지막 비트가 DN 칩이 종료되고 AX 칩이 명령어를 완료 할 수 있도록 표시됩니다 변환 된 결과는 결과 버스를 통해 AX 칩에서 캐시 장치로 전송됩니다. BTD 명령의 경우 AX 칩은 캐시 장치에서 변환 될 피연산자 1을 수신하고 한 번에 1 비트를 COMTO 버스에서 사인 가능 명령과 함께 가장 중요한 비트 COM FROM 버스에서 DN 칩 신호가 Ready-to-Receive 신호 일 때 각 후속 비트에 대해 비트가 변환 프로세스에 입력되며, 다음 비트는 COMTO에 배치됩니다. 버스로 변환한다. 변환 프로세스로부터의 비트 - 바이 - 비트 출력은 DN 변환 레지스터에 위치된다. 변환되는 피연산자의 부호가 음이면, 모든 입력 비트는 DN 칩에 의해 반전 될 것이고, 변환 알고리즘은 양수에서만 작동합니다. 따라서 1을 보완하는 숫자 결과가 생성되며이 숫자는 DN 칩의 10 진수 덧셈기를 통해 전달됩니다. 이 경우 1이 더해져 참인 2 개의 s - 보수 숫자가 생성됩니다. AX 칩은 또한 DN 칩이 변환을 종료 할 수 있도록 표시 될 것이다. 변환 된 결과는 결과 버스를 통해 DN 칩으로부터 캐시 유닛으로 전송된다. 도 4는 도 5는 본 발명의 기본 개념을 명료화하기 위해 제시되는 본 DTB 변환 기술의 간략화 된 논리 표현이다. 도 5에 도시 된 구조 및 sim BTD 명령에 대한도 6에 도시 된 유사한 구조가 실제 회로를 구성하는데 사용될 수 있지만, 예시적인 실시 예에서 AX 칩 (10) 및 DN 칩 (14) 모두는 실제로 마이크로 프로그래밍 된 또는 하드 와이어 된 VLSI 기술로 구현된다는 것을 이해할 것이다. 당업자는 학습자가 연구중인 실제 VLSI 회로 및 만약 사용된다면 그것의 설계 (mioroprogramming)에 따라서 개념적으로, 기능적으로 동등한 것을 사용할 필요가 없다면, VLSI 회로의 회화 적 및 논리적 표현은 이해하기가 매우 어렵다는 것을 이해할 것이다 도 4의 프로세스 흐름도를 통해 적절한 경로를 추적하면서도 5를 특히 참조하면, AX 칩 (10)상의 AX 변환 레지스터 (101) 이미 캐시 유닛으로부터 BCD 피연산자를 수신 한 DN 칩 (14)에 의해 변환 될 2 진 워드 및 즉 AX 칩의 디코드 및 제어 블록 (117)에 의해 캐시 유닛 (11)으로부터 BTD EIS 명령의 적절한 구성 요소가 수신되고, 블록 (117)은 제어 블록 (118)에 DN 칩은 캐시 유닛으로부터 피연산자를 변환하도록 호출한다. 피연산자는 DN 변환 레지스터 (102)에 저장되고, 부호는 제거되고 플립 플롭 (103)에 저장된다. 피연산자는 BCD 형태이므로 임의의 종래의 BCD 대 이진 알고리즘을 사용할 수있는 DTB 변환 프로세스 블록 (104)은 변환 된 비트가 최하위에서 최하위로 전달되므로 레지스터 (102)에 유지 된 마지막 4 개의 2 진수를 먼저 검사한다. 다음 설명에서, will be noted that there are two clock phases, 1 and 2, which occur alternately without overlap These clock pulses are routinely supplied by the CK chip 16 shown in FIG 2.Consider first the conversion of a positive BCD number The sign flipflop 103 and a first 1 detector flipflop 105 will both have routinely been reset before conversion starts When the least significant converted bit is issued by the conversion block 104, it is applied to one input of an AND-gate 106 which has its other leg driven by the Q-bar output of the flipflop 105 As a result, an output flipflop 107, at 1, either sets or leaves reset the flipflop 107 depending upon whether the converted bit is a 1 or 37 0 , and the Q output of flipflop 107 is applied to the COMFROM bus 23 along with the Ready-to-Send signal from the conversion block 104.If the register 101 is prepared to receive the converted bit, the Ready-to-Receive signal is placed on the COMTO bus 22 and also partially enables an AND-gate 108 which is also driven by the Ready-to-Send signal and the output from the flipflop 107 via the COMFROM bus 23 Thus, if the converted bit is a 1 , a 1 38 is clocked into the least significant bit position of the register 101 of the AX chip durin g the overlap of Ready-to-Send and Ready-to-Receive similarly, if the converted bit is a 0 , it is entered into the register 101 The Ready-to-Receive signal is also conveyed to the conversion block 104 to request conversion of the next binary digit This process continues digit-by-digit until the conversion is completed whereupon the result is placed on the MRB 20 for transfer to the cache unit 11.In the conversion of a negative BCD operand, it is desirable to obtain a two s complement binary representation of the converted word since this form is compatible with positive binary words in performing basic arithmetic operations The subject conversion process obtains two s complement binary representation of a negative number automatically Assume that the operand held for conversion in the register 102 is negative and that that fact has caused sign flipflop 103 to be set Thus, its Q output partially enables an AND-gate 109 which is also driven by the converted bits from the conversion blo ck 104 AND-gate 109 drives the set input to first 1 detector flipflop 105.which is clocked by 2.Now, beginning with the least significant converted binary digit, so long as the current binary digit is a 0 , the process will continue just as described above for a positive operand But, consider the operation when the first 1 binary digit is generated by the conversion block 104 That first 1 binary digit will be passed along to the COMFROM bus 23 as previously described since the output flipflop 107 is clocked by 1 But, at the immediately following 2, the flipflop 105 will be set since AND-gate 109 is fully enabled As a result, AND-gate 106 is disabled, and AND-gate 119 becomes partially enabled to transfer the bit stream from the conversion block 104 to the reset input of output flipflop 107 Thus, it will be seen that, after the first converted 1 issued by the conversion block 104 has been delivered to the register 101, all subsequent binary digits will be inverted before delivery to the register 101 This procedure achieves a true two s complement result without the need for a subsequent add one operation as is typical of most conversion processes. BTD i e Binary-to-BCD conversion also involves cooperation between the AX and DN chips Referring now to FIG 6 while also tracking the appropriate path through the process flow chart of FIG 4, it will be understood that register 101 on the AX chip 10 has already received from the cache unit 11 a binary operand to be converted and that the DN chip has already received the necessary control information from the AX chip and is prepared to receive the operand, bit by bit, into the conversion process 111 That is, the appropriate components of the BTD EIS instruction have been received from the cache unit 11 by the decode and control block 117 of the AX chip, and the block 117 has issued control signals to the control block 118 of the DN chip. The conversion process commences with the transfer upon the concurrence of Ready-to-Send o n the COMTO bus and Ready-to-Receive on the COMFROM bus with the transfer of the most significant bit which is guided by an AND-gate 110 to set the flipflop 103 only if the operand is negative In the DN chip, for subsequent bits transferred from the AX chip to the DN chip for conversion, each bit is applied to an input to an AND-gate 120 which also is driven by the Ready-to-Receive and Ready-to-Send signals The output from AND-gate 120 is applied to one input of AND-gate 112 and also to the input to an inverter 113 Assuming a positive operand, the AND-gate 112 is already partially enabled by the Q bar output from sign flipflop 110 and thus will, during the concurrence of the Ready-to-Receive and Ready-to-Send signals, pass the current bit issued by the AX chip to OR-gate 114 which directs the bit into the conversion BTD process block 111 whose output is, in turn, sent to the conversion register 102 The Ready-to-Receive signal also requests that the register 101 in the AX chip send the next bit This process is repeated bit by bit until the conversion is completed and the new BCD word resides in the conversion register 102.If the binary operand to be converted is negative, additional operations must be undertaken Since the sign flipflop 103 will be set, the AND-gate 112 will be disabled, and the AND-gate 115 will be partially enabled by the Q output of the flipflop 103 to drive the OR-gate 114 with the inverted bit stream from inverter 113 Consequently, a one s complement result will have been passed through the BTD conversion process block 111 Thus, it is necessary to subsequently circulate the converted number through the decimal adder 116 to add one in order to obtain the desired two s complement form, and this step is undertaken if the sign flipflop 103 is set The final result, whether positive or negative, is then sent to the cache unit on the MRB 20.As previously discussed, it will be understood that the AX chip 10A and DN chip 14A FIG 2 will have performed an i dentical BTD or DTB conversion in parallel with the AX chip 10 and DN chip 14 and will have placed the result on the SRB 21 FIGS 2, 5, 6 The cache unit 11 includes compare block 121 which examines the master and slave results and issues an error signal if they are not identical The error signal may then be employed by the error detection and recovery features and processes of a given system in accordance with such features For example, a retry may be in order If the same or a related error occurs repeatedly, a shut down of an entire CPU may be required In short, the response to a sensed no-compare error will be that which has been designed into the given system. Those skilled in the art will appreciate that, as the limits of integration are pushed, an entire CPU employing the features of the present invention may be soon realized, and the fact that the described embodiment is implemented among several VLSI chips is not intended to be a limitation on the invention. Thus, while the princip les of the invention have now been made clear in an illustrative embodiment, there will be immediately obvious to those skilled in the art many modifications of structure, arrangements, proportions, the elements, materials, and components, used in the practice of the invention which are particularly adapted for specific environments and operating requirements without departing from those principles. Binary Option Robot. How to start. Trading Indicators. The Best Auto Trading Robot for Binary Options. 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Decimal Binary Converter. Looking to convert to binary floating-point Try my floating-point converter. Looking to calculate with binary numbers Try my binary calculator. Looking to convert numbers between arbitrary bases Try my base converter. About the Decimal Binary Converter. This is a decimal to binary and binary to decimal converter It s different than most decimal binary converters, like Google calculator or Windows calculator, because. It can convert fractional as well as integer values. It can convert very large and very small numbers up to hundreds of digits. Decimal numbers are converted to pure binary numbers, not to computer number formats like two s complement or IEEE floating-point binary. Conversion is implemented with arbitrary-precision arithmetic which gives the converter its ability to convert numbers bigger than those that can fit in standard computer word sizes like 32 or 64 bits. How to Use the Decimal Binary Converter. Enter a positive or negative number with no commas or spaces, not expressed as a fraction or arithmetic calculation, and not in scientific notation Fractional values are indicated with a radix point , not. Change the number of bits you want displayed in the binary result, if different than the default applies only when converting a fractional decimal value. Click Convert to convert. Click Clear to reset the form and start from scratch. If you want to convert another number, just type over the original number and click Convert there is no need to click Clear first. Besides the converted result, the number of digits in both the original and converted numbers is displayed For example, when converting decimal 43 125 to binary 101011 001, the number of digits is displayed as 2 3 to 6 3 This means that the decimal input has 2 digits in its integer part and 3 digits in its fractional part, and the binary output has 6 digits in its integer part and 3 digits in its fractional part. Fractional decimal values that are dyadic convert to finite fractional binary values and are displayed in full precision Fractional decimal values that are non-dyadic convert to infinite repeating fractional binary values, which are truncat ed not rounded to the specified number of bits In this case, an ellipsis is appended to the end of the binary number, and the number of fractional digits is noted as infinite with the symbol. Exploring Properties of Decimal Binary Conversion. The converter is set up so that you can explore properties of decimal to binary and binary to decimal conversion You can copy the output of the decimal to binary converter to the input of the binary to decimal converter and compare the results be sure not to copy the part of the number the binary converter will flag it as invalid. A decimal integer or dyadic fractional value converted to binary and then back to decimal matches the original decimal value a non-dyadic value converts back only to an approximation of its original decimal value For example, 0 1 in decimal to 20 bits is 0 00011001100110011001 in binary 0 00011001100110011001 in binary is 0 09999942779541015625 in decimal Increasing the number of bits of precision will make the converted nu mber closer to the original. You can study how the number of digits differs between the decimal and binary representations of a number Large binary integers have about log 2 10 , or approximately 3 3, times as many digits as their decimal equivalents Dyadic decimal fractions have the same number of digits as their binary equivalents Non-dyadic decimal values, as already noted, have infinite binary equivalents. Other Arbitrary-Precision, Fractional Value Converters. Sign Up Sign In. Thank You for Registering. Create New Password. Create New Password. Resend Verification Email. Verification Email Sent. Email Verified. Change Password. Password Changed. Create New Password. Create New Password. Binary Coded Decimal BCD 101 - Part 1.Editor s Note This is the first article in a two-part series on decimal representations and decimal arithmetic in general, and on Binary Coded Decimal BCD in particular In this first installment, we consider why decimal representations and arithmetic are of interest to today s FPGA designers In Part 2 coming next week we will plunge headfirst into the nitty-gritty details of using BCD and related decimal codes to represent and perform calculations on unsigned integers, signed ten s complement integers, and fixed - and floating-point values. If you ask engineers how numbers are represented, stored, and manipulated in computers and calculators, most will reply as signed or unsigned binary integers or as fixed-point or floating-point binary values before you send me an email, I know that binary integers are a special case of a fixed-point representation And even if one should happen to enquire about Binary Coded Decimal BCD representations, the response is almost invariably Oh, that went out of style 25 to 30 years ago no one uses it now. However, this turns out not to be strictly true Did you know, for example, that every pocket calculator in the world is based on some form of decimal arithmetic not binary This is because binary floating-point values can only approximate common decimal numbers A value of 0 1 one tenth , for example, requires an infinitely recurring binary pattern of 0s and 1s When the average user performs a calculation such as 0 1 0 9, they expect to be presented with a result like 1 0, and they would find it very disconcerting to be presented with an answer like 0 999999.Furthermore, the majority of the world s commercial and financial data is stored and manipulated in decimal form In many cases, there are legal requirements that the results generated from financial calculations performed on a computer exactly match those carried out using pencil and paper, and this can only be achieved if the calculations are executed in decimal. Editor s Note Before you start criticizing my use of the phrase data is stored in the preceding paragraph, may I be so bold as to quote myself from How Computers Do Math featuring the pedagogical and phantasmagorical Virtual DIY Calculator ISBN 0471732788.The term data is the plural of the Latin datum , meaning something given The plural usage is still common, especially among scientists, so it s not unusual to see expressions like These data are. However, it is becoming increasingly common to use data to refer to a single group entity such as information Thus, an expression like This data is would also be acceptable to a modern audience. Until recently, however, hardware support for decimal representations and mathematical operations has been limited to say the least But all that is set to change The new IEEE 754r Standard defines a single data type that can be used for integer, fixed-point, and floating-point decimal arithmetic As a starting point, the decimal-encoded formats and arithmetic described in this standard will be shipped in IBM s Power6 Processor But the most interesting arena may well be the creation of FPGA-based decimal arithmetic co-processors to serve the financial and commercial markets. FPGAs go Wall Street In order to speed engineering and scientific calcula tions, today s computers include high-performance binary floating-point coprocessors By comparison, there is little in the way of hardware assist for financial applications that perform operations on data stored in decimal form General-purpose processors such as those from AMD and Intel do provide the capability to add and subtract values stored in decimal format, but that s pretty much as far as it goes More complex operations like multiplication and division have to be constructed from the ground up using shifts, addition, and subtraction. Furthermore, these decimal-related instructions are typically available only at the assembly language level Developers of financial applications have to construct or purchase a library of math functions that ultimately make these assembly-level instruction calls Not surprisingly, the resulting applications do not perform their calculations as fast as one might hope. Editor s Note Actually, the description above is something of a simplification In fac t, the Intel x86 architecture doesn t support decimal add subtract per se rather it has adjustments one adds a pair of BCD digits held in a byte using a binary ADD then adjusts the byte to re-encode the result in BCD with possible carry. Furthermore, the above was the case with regard to the early 8-bit processors As Intel went to wider words 16-bit, 32-bit, 64-bit they didn t add corresponding decimal adjust instructions these instructions still work only on bytes This means that in the case of a 32-bit processor, for example it s faster to process eight packed BCD digits at a time in binary and then use other tricks to perform the decimal adjustments As a result, it s doubtful that anyone actually uses those adjustment instructions any more, except perhaps in legacy code dating from the 1980s. Over the last few years, the term computational has started to be applied to a wide range of engineering and scientific disciplines Computational Chemistry for example, refers to the use of compu ter-based modeling to calculate the structures and properties of molecules and solids Similarly, there are disciplines such as Computational Biology Computational Physics Computational Mechanics Computational Geoscience and the list goes on Moving a little closer to home, in the case of silicon chip design, for example, the folks at Brion Technologies talk about their solutions for Computational Lithography. All of these fields involve creating sophisticated algorithms to model and predict the behavior of complex systems Furthermore, they all involve the expenditure of tremendous quantities of computational power One solution is to use a super computer another is to create a computer farms involving tens, hundreds or even thousands of general-purpose computing engines but both of these options can be phenomenally expensive. An alternative is to use a combination of a general-purpose computing engine, which is used to execute control-type tasks, and an FPGA-based computing engine, which i s used to perform algorithmic data-processing tasks at extreme speed There are already a variety of intellectual property IP cores available for implementing fixed-point and floating-point hardware accelerators in FPGAs Thus far, however, little work has been performed at least, not publicly with regard to implementing equivalent cores that work with decimal data. At the time of this writing, Computational Finance is a humongous, largely untapped market, but this situation is poised to change In order for this change to occur, however, several things are required. A standard for decimal arithmetic. An appropriate hardware platform. A tool chain for application developers. A decimal arithmetic IP library. On the bright side, most of these elements are now in place.